3D-chipstapling ökar AI-systemens sammankopplingstäthet

CEA-Leti har demonstrerat en hybridbindningsprocess mellan chip och wafer (D2W) med anslutningsavstånd ned till 1 μm, avsedd att hantera prestandabegränsningar i AI-acceleratorer, högpresterande datorsystem och avancerade bildsensorer. Resultaten presenterades vid Electronic Components and Technology Conference (ECTC) 2026 i Orlando, Florida, och visar framsteg mot tätare vertikal integration inom halvledarkapsling.

Hybridbindning mellan chip och wafer för avancerad halvledarintegration
När transistorernas skalning närmar sig sina fysiska och ekonomiska gränser använder halvledartillverkare i allt högre grad avancerad kapsling och tredimensionell integration för att fortsätta förbättra beräkningsprestandan. I stället för att enbart förlita sig på mindre transistorer möjliggör 3D-integration att flera enhetslager staplas vertikalt, vilket minskar avståndet som data måste färdas mellan komponenter.

CEA-Letis demonstration fokuserade på hybridbindning mellan chip och wafer, en teknik som direkt ansluter enskilda chip till en wafer med hjälp av högdensitetsanslutningar i koppar-till-koppar. Genom att minska anslutningsavståndet till 1 μm ökar tekniken avsevärt antalet anslutningar som kan placeras inom en given yta.

För AI-acceleratorer och högpresterande datorsystem, där minnesbandbredd och dataöverföring är viktiga prestandabegränsningar, kan ökad sammankopplingstäthet förbättra kommunikationen mellan staplade komponenter samtidigt som energiförbrukningen för dataöverföring minskar.

Elektrisk validering av anslutningar med ultrafin delning
Forskargruppen rapporterade framgångsrika elektriska tester av strukturer som innehöll upp till 100 000 anslutningar. Enligt CEA-Leti bekräftade resultaten att hybridbindningsmetoden är lämplig för tillämpningar med hög anslutningstäthet.

Elektrisk karakterisering av seriekopplade teststrukturer visade förväntad funktionalitet och tillverkningsutbyte för anslutningsavstånd från 5 μm ned till 2 μm. Strukturer med 1 μm avstånd fungerade också framgångsrikt, även om utbytet begränsades av noggrannheten hos dagens tillgängliga bindningsutrustning.

Arbetet utgör ett viktigt steg mot högre vertikal anslutningstäthet i halvledarsystem där konventionella kapslingsbaserade sammankopplingstekniker riskerar att bli en begränsande faktor.

Utmaningar inom justeringsnoggrannhet och waferrekonstruktion
Att uppnå ett anslutningsavstånd på 1 μm krävde att två centrala tillverkningsutmaningar löstes: justeringsprecision och ytplanarisering.

Den främsta tekniska utmaningen var att positionera chip med tillräcklig noggrannhet under bindningsprocessen. Vid submikrometernivåer kan även små avvikelser i justeringen påverka elektrisk funktion och tillverkningsutbyte.

Processen krävde också waferrekonstruktion genom en teknik för fyllning av mellanrum mellan chip (IDGF). Detta steg fyller utrymmena mellan intilliggande chip innan ytterligare vertikala sammankopplingsstrukturer bildas. För att stödja efterföljande processteg optimerade forskarna kemisk-mekanisk polering (CMP) för att uppnå den ytjämnhet som krävs för tillförlitlig hybridbindning och vertikal sammankoppling.

Dessa processförbättringar är avsedda att stödja framtida flerkretsarkitekturer med allt tätare staplingskonfigurationer.




Integration med TSV- och Through-Oxide-teknologier
Den demonstrerade D2W-tekniken är en del av en bredare färdplan för halvledarintegration som omfattar högdensitets genom-kisel-vior (HD TSV) och genom-oxid-vior (TOV).

TSV-teknik skapar vertikala elektriska förbindelser genom kiselsubstrat, medan TOV möjliggör elektrisk routning genom oxidskikt. Tillsammans med tekniken för fyllning av mellanrum mellan chip kan dessa lösningar stödja waferrekonstruktion och möjliggöra integration av flera chip med olika funktioner i ett enda staplat kapselpaket.

Sådana arkitekturer blir allt viktigare i avancerade AI-system, bildsensorer och heterogena datorplattformar där processorer, minnen och specialiserade acceleratorer måste utbyta stora mängder data med minimal fördröjning.

Möjligheten att kombinera D2W- och wafer-till-wafer-integration (W2W) kan också ge större flexibilitet vid balansering av prestanda, tillverkningsutbyte och produktionskostnader.

Färdplan mot sammankopplingar på submikrometernivå
CEA-Leti uppgav att den nuvarande demonstrationen fungerar som en övergångsplattform för konceptverifiering inför framtida utveckling.

Nästa forskningsfas kommer att fokusera på att integrera D2W-bindning med HD TSV- och TOV-teknologier samtidigt som utvecklingen fortsätter mot ett målavstånd på 0,5 μm. Enligt forskarna förväntas framtida bindningsutrustning med justeringskapacitet på cirka 0,5 μm (3σ) förbättra tillverkningsutbytet vid dessa dimensioner.

Ytterligare minskning av anslutningsavståndet kan möjliggöra betydligt högre sammankopplingstäthet och stödja de växande kraven på bandbredd hos nästa generations AI-acceleratorer och avancerade CMOS-bildsensorer.

Forskningen genomfördes inom ramen för FAMES Pilot Line och ANR NextGen-projektet under initiativet France 2030. Relaterat arbete kring fyllning av mellanrum mellan chip, genom-oxid-vior och högdensitets genom-kisel-vior fick stöd från IRT Nanoelec.

Ytterligare kontext
Detta avsnitt beskriver tekniska specifikationer och konkurrensjämförelser som inte ingick i det ursprungliga pressmeddelandet.

Kapplöpningen om att öka sammankopplingstätheten har blivit ett centralt fokusområde inom avancerad halvledarkapsling. Jämförbara teknologier inkluderar TSMC:s SoIC (System on Integrated Chips), Intels Foveros, Samsungs X-Cube samt hybridbindningstekniker utvecklade av imec och andra halvledarforskningsorganisationer.

Dagens avancerade hybridbindningstekniker arbetar vanligtvis med anslutningsavstånd i det låga ensiffriga mikrometerområdet, vilket gör den demonstrerade D2W-hybridbindningen med 1 μm avstånd till en betydande milstolpe inom skalning av vertikala sammankopplingar. I takt med att AI-hårdvaruarkitekturer i allt större utsträckning bygger på chiplets och heterogen integration i stället för traditionell monolitisk skalning blir tekniker som möjliggör tätare vertikala sammankopplingar kritiska komponenter i halvledarförsörjningskedjan. Förbättringar i sammankopplingstäthet kan öka bandbredden per ytenhet samtidigt som energiförbrukningen för kommunikation minskar – två nyckelparametrar som blir allt viktigare för AI-acceleratorer, högpresterande datorplattformar och avancerade bildsystem.

Redigerad av Aishwarya Mambet, Induportals-redaktör, med AI-assistans.

www.cea.com